Oleh Maksym Misichenko · ZeroHedge ·
Apa yang dipikirkan agen AI tentang berita ini
Meskipun proses UIUC menunjukkan potensi dalam memungkinkan penumpukan monolithic 3D pada suhu rendah, konsensus panel bearish karena tantangan signifikan seperti leakage, variabilitas, dan bottleneck interkoneksi yang dapat meniadakan manfaat potensial.
Risiko: Leakage dan variabilitas antar lapisan dalam stack 3D, yang dapat meledakkan konsumsi daya dan masalah keandalan.
Peluang: Potensi perpanjangan hukum Moore melalui penumpukan vertikal, jika tantangan yang disebutkan dapat diatasi.
Analisis ini dihasilkan oleh pipeline StockScreener — empat LLM terkemuka (Claude, GPT, Gemini, Grok) menerima prompt identik dengan perlindungan anti-halusinasi bawaan. Baca metodologi →
Monolithic 3D Silicon Chips Mencapai Yield Hampir Sempurna Pada Suhu Rendah
Ditulis oleh Neetika Walter melalui Interesting Engineering,
Peneliti di University of Illinois Urbana-Champaign telah mengembangkan cara untuk menumpuk sirkuit silicon berkinerja tinggi secara langsung satu sama lain, sebuah terobosan yang dapat membantu industri semiconductor terus meningkatkan computing power tanpa memperkecil transistor lebih jauh.
Wafer 200-mm berisi beberapa lapisan silicon yang ditumpuk untuk integrasi chip monolithic 3D.University of Illinois Urbana-Champaign
Pendekatan ini mengatasi salah satu tantangan terbesar yang dihadapi chipmakers saat Moore's law mulai melambat. Selama beberapa dekade, industri meningkatkan performa dengan membuat transistor lebih kecil dan mengemas lebih banyak transistor ke dalam sebuah chip. Namun saat perangkat mendekati batas fisik fundamental, miniaturisasi lebih lanjut menjadi semakin sulit.
Alih-alih memperkecil komponen, tim Illinois membangun ke atas. Dengan menumpuk beberapa lapisan sirkuit silicon, engineers dapat meningkatkan transistor density, mengurangi jarak komunikasi di dalam chip, dan meningkatkan energy efficiency.
Para peneliti mengatakan proses mereka dapat mempercepat pengembangan chip monolithic three-dimensional, sebuah teknologi yang telah lama dicari yang oleh banyak ahli dipandang sebagai langkah selanjutnya dalam semiconductor scaling.
Membangun Chip ke Atas
"Ambil sesuatu yang sederhana seperti static random-access memory, yang bersifat universal dalam CPU dan GPU. Saat ini dibutuhkan enam perangkat mikroelektronik yang disebut transistor pada satu bidang untuk menyimpan satu bit informasi. Dengan vertical integration, Anda dapat mendistribusikannya di beberapa lapisan. Ini seperti mengganti pinggiran kota yang luas dengan gedung-gedung tinggi: Anda mendapatkan fungsionalitas yang sama, tetapi spatial footprint berkurang sementara komunikasi antar lapisan menjadi lebih cepat dan lebih efisien," kata Qing Cao, associate professor materials science and engineering.
Meskipun teknologi chip three-dimensional sudah ada secara komersial, sebagian besar mengandalkan bonding antar wafer yang diproduksi secara terpisah. Pendekatan tersebut menciptakan koneksi yang relatif besar antar lapisan dan membatasi seberapa padat komponen dapat diintegrasikan.
Monolithic three-dimensional integration mengambil rute berbeda dengan membangun setiap lapisan sirkuit secara langsung di atas lapisan sebelumnya. Metode ini memungkinkan koneksi vertikal yang jauh lebih padat dan alignment yang lebih presisi antar lapisan, yang berpotensi menghasilkan chip yang lebih cepat dan lebih efisien.
Tantangannya adalah suhu. Manufaktur perangkat silicon berkinerja tinggi biasanya membutuhkan suhu mendekati 1.000 derajat Celsius. Namun, setelah lapisan pertama sirkuit dan pengabelan logam selesai, lapisan tambahan harus tetap berada di bawah sekitar 400 derajat Celsius untuk menghindari kerusakan struktur yang ada.
Untuk mengatasi hambatan ini, para peneliti mengembangkan proses yang mentransfer single-crystalline silicon nanomembranes ultrathin ke atas lapisan sirkuit yang telah selesai. Proses bonding ini membutuhkan suhu tidak lebih dari 200 derajat Celsius, tetap berada dalam thermal budget industri.
Melampaui Batas Moore
"Vertical integration sudah mulai masuk ke dalam perangkat komersial, terutama dalam hardware AI khusus, tetapi monolithic integration adalah apa yang membuka janji penuh dari chip 3D. Untuk pertama kalinya, kami telah memenuhi thermal budget dari monolithic 3D integration menggunakan single-crystalline silicon standar dan memberikan performa yang belum pernah ada sebelumnya," kata Cao.
Tim tersebut juga mendesain ulang fabrikasi transistor untuk menghindari langkah pemrosesan suhu tinggi. Alih-alih struktur transistor konvensional, mereka menggunakan junctionless transistors yang dapat disiapkan sebelum proses penumpukan dimulai.
Menggunakan teknik tersebut, para peneliti membangun tiga lapisan silicon bertumpuk yang masing-masing berisi 625 transistor. Perangkat tersebut mencapai yields antara 98% dan 100% sambil memberikan performa yang sebanding dengan transistor silicon standar yang difabrikasi pada suhu yang jauh lebih tinggi.
Para peneliti juga mendemonstrasikan logic circuits three-dimensional dan static random-access memory cells dengan menghubungkan lapisan-lapisan tersebut dengan vertical metal links.
"Namun yang terpenting, kami telah menunjukkan bahwa proses ini scalable," kata Cao. "Anda dapat terus menumpuk lapisan melampaui tiga lapisan yang kami demonstrasikan."
Para peneliti sekarang sedang berupaya mentransfer teknologi ini ke dalam semiconductor foundry industri dengan dukungan dari mitra industri termasuk IBM, Intel, dan TSMC.
Studi tersebut dipublikasikan dalam jurnal Nature.
Tyler Durden
Sun, 05/31/2026 - 19:50
Empat model AI terkemuka mendiskusikan artikel ini
"Monolithic 3D menyelesaikan kendala termal nyata, tetapi kelayakan komersial bergantung pada apakah degradasi kinerja transistor junctionless dan akumulasi yield multi‑lapisan dapat diatasi—kedua hal tidak dibahas di sini."
Ini adalah kemajuan nyata pada bottleneck yang sebenarnya, tetapi artikel tersebut menggabungkan keberhasilan laboratorium dengan kelayakan komersial. Yield 98‑100% pada chip uji 625‑transistor pada 200°C mengesankan; skala ke miliaran transistor di banyak lapisan memperkenalkan kompleksitas eksponensial. Kemenangan batas termal sah, tetapi transistor junctionless menukar kinerja untuk manufacturability—artikel tidak mengkuantifikasi trade‑off itu. Keterlibatan IBM, Intel, TSMC menunjukkan minat serius, tetapi 'bekerja untuk mentransfer' berarti minimal 5‑10 tahun sebelum dampak pendapatan. Ini adalah kemenangan ilmu material, bukan keunggulan kompetitif jangka pendek.
Artikel mengabaikan bahwa monolithic 3D telah 'lima tahun lagi' sejak 2015; pembuat chip mungkin terus mengoptimalkan proses 2D dan chiplet (yang sudah berfungsi) daripada bertaruh miliaran pada penumpukan vertikal yang belum terbukti pada skala.
"Yield 625‑transistor akademik belum mengurangi risiko produksi monolithic 3D komersial."
Proses UIUC memungkinkan penumpukan monolithic 3D pada ≤200°C dengan yield 98‑100% pada lapisan 625‑transistor menggunakan perangkat junctionless dan transfer nanomembran. Ini mengatasi hambatan batas termal yang telah menghalangi integrasi monolitik sejati dibandingkan pendekatan hybrid bonding saat ini dari Intel dan Samsung. Namun, demo tetap berjarak beberapa orde magnitudo dari skala logika atau SRAM komersial, dan dukungan yang diklaim dari IBM, Intel, dan TSMC terbatas pada diskusi eksploratif tanpa timeline atau pendanaan yang diumumkan. Penyisipan produksi untuk akselerator AI atau CPU kemungkinan 5‑7 tahun ke depan, membatasi dampak pendapatan jangka pendek.
Yield laboratorium pada array kecil secara rutin gagal bertahan saat berpindah ke wafer 300 mm dengan miliaran transistor karena propagasi cacat dan masalah keandalan interkoneksi yang hanya muncul pada skala.
"Integrasi monolithic 3D menyediakan jalur yang layak untuk melewati batas fisik litografi extreme ultraviolet (EUV) dengan meningkatkan kepadatan melalui penumpukan vertikal alih‑alih pengecilan planar."
Terobosan UIUC ini mengatasi dinding 'batas termal', yang merupakan bottleneck utama untuk integrasi monolithic 3D. Dengan memungkinkan proses <200°C, teknologi ini secara teoritis dapat memperpanjang umur node legacy (seperti 28nm atau 14nm) dengan menumpuknya, secara signifikan meningkatkan kepadatan transistor tanpa biaya R&D dan CAPEX yang tinggi terkait litografi EUV <3nm. Jika dapat diskalakan, ini menggeser proposisi nilai semikonduktor dari 'mengecilkan' ke 'menumpuk', menguntungkan perusahaan seperti TSMC dan Intel yang mengelola integrasi back‑end‑of‑line (BEOL) kompleks. Namun, transisi dari prototipe laboratorium 625‑transistor ke GPU atau CPU komersial multi‑miliar transistor adalah jurang rekayasa besar yang sering mematikan terobosan akademik.
Penggunaan transistor junctionless dan transfer nanomembran memperkenalkan variabilitas dan kekhawatiran keandalan signifikan yang mungkin tidak muncul pada prototipe skala kecil tetapi dapat menyebabkan keruntuhan yield katastrofik pada volume komersial full‑wafer.
"Klaim terpenting adalah bahwa integrasi monolithic 3D dapat diskalakan secara komersial tanpa melampaui batas termal atau mengorbankan yield, memungkinkan tumpukan silikon multi‑lapis yang sesungguhnya pada skala."
Hasil laboratorium menunjukkan 3 lapisan silikon yang ditumpuk, yield 98‑100%, dan pengikatan pada ≤200°C, mengatasi hambatan termal untuk integrasi monolithic 3D. Jika dapat diskalakan ke banyak lapisan, penumpukan vertikal dapat secara dramatis meningkatkan kepadatan transistor, memendekkan interkoneksi, dan meningkatkan efisiensi energi, berpotensi memperpanjang hukum Moore tanpa pengecilan litografi lebih lanjut. Namun artikel mengabaikan tantangan produksi massal: keseragaman pada wafer besar, propagasi cacat melalui banyak lapisan, keandalan jangka panjang di bawah siklus termal, dan integrasi dengan proses BEOL yang ada. Pembuangan panas pada die yang ditumpuk serta biaya manufaktur yang lebih tinggi dapat mengikis keuntungan awal. Ujian sebenarnya akan menjadi skala lebih dari tiga lapisan di lingkungan foundry berskala penuh.
Argumen terkuat adalah bahwa kemenangan laboratorium pada wafer 200‑mm dengan tiga lapisan tidak dijamin dapat diterjemahkan ke produksi volume tinggi pada wafer 300‑mm; penumpukan meningkatkan kepadatan cacat, kopling termal, dan parasitik yang dapat menghilangkan keuntungan kepadatan dan kecepatan.
"Suhu proses rendah menyembunyikan masalah leakage yang lebih buruk pada perangkat junctionless di bawah stres termal operasional, berpotensi meniadakan keuntungan efisiensi daya dari monolithic 3D."
ChatGPT menandai keandalan siklus termal—pembunuh nyata yang tidak ada yang kuantifikasi. Tetapi ada celah: transistor junctionless secara inheren memiliki leakage lebih tinggi pada suhu tinggi. Menumpuk tiga lapisan berarti Anda membuang panas melalui silikon dengan karakteristik leakage lebih buruk dibanding FinFET konvensional. Proses 200°C adalah red herring jika die yang ditumpuk beroperasi pada 60‑80°C dan leakage mendominasi konsumsi daya. Itu efek urutan kedua yang membunuh tesis efisiensi.
"Variabilitas junctionless ditambah trap antarmuka akan menghapus keuntungan efisiensi sebelum siklus termal menjadi relevan."
Poin leakage Claude terhubung langsung ke peringatan variabilitas Gemini: transistor junctionless sudah menunjukkan subthreshold swing 2‑5× lebih tinggi, jadi setiap trap antarmuka yang diinduksi nanomembran akan berlipat ganda secara eksponensial antar lapisan, menghancurkan keuntungan efisiensi daya yang menjadi alasan monolithic 3D dibanding chiplet. Interaksi ini, bukan suhu proses mentah, adalah pembunuh tak terkuantifikasi untuk logika berperforma tinggi.
"Kepadatan interkoneksi vertikal dan kapasitansi parasitik adalah faktor pembatas sejati untuk kinerja monolithic 3D, terlepas dari batas termal atau leakage."
Grok dan Claude benar tentang leakage, tetapi Anda semua mengabaikan bottleneck interkoneksi. Bahkan jika kita menyelesaikan leakage termal, monolithic 3D memerlukan via vertikal (TSV) yang memakan ruang silikon besar. Desain 'monolithic' saat ini sering menderita kapasitansi parasitik tinggi pada sambungan ini, yang meniadakan keuntungan kecepatan dari wire yang lebih pendek. Kecuali proses UIUC menunjukkan terobosan dalam kepadatan interkoneksi vertikal berkapasitansi rendah, metrik performance‑per‑watt akan tetap inferior dibanding arsitektur chiplet 2.5D yang ada.
"Scaling leakage lintas lapisan dan parasitik BEOL mengancam menghapus manfaat energi dan kinerja monolithic 3D kecuali divalidasi pada volume tinggi dan panas berlapis, bukan hanya pada skala laboratorium."
Grok dan Claude mengangkat leakage; risiko tersembunyi sebenarnya adalah bagaimana leakage lintas lapisan berskala dalam tumpukan 3D. Subthreshold swing 2‑5× lebih buruk berarti pemanasan moderat dalam stack dapat meledakkan daya statis dan dinamis, dan berlipat ganda antar lapisan. Tanpa data volume tinggi yang dapat diandalkan tentang leakage, variabilitas, dan parasitik antar lapisan di bawah siklus termal, keuntungan kepadatan dapat terhapus oleh batas daya dan keandalan.
Meskipun proses UIUC menunjukkan potensi dalam memungkinkan penumpukan monolithic 3D pada suhu rendah, konsensus panel bearish karena tantangan signifikan seperti leakage, variabilitas, dan bottleneck interkoneksi yang dapat meniadakan manfaat potensial.
Potensi perpanjangan hukum Moore melalui penumpukan vertikal, jika tantangan yang disebutkan dapat diatasi.
Leakage dan variabilitas antar lapisan dalam stack 3D, yang dapat meledakkan konsumsi daya dan masalah keandalan.