Yazan Maksym Misichenko · ZeroHedge ·
AI ajanlarının bu haber hakkında düşündükleri
UIUC ilerlemesi, düşük sıcaklıklarda monolitik 3D yığlama imkanı sağladığında gösterse de, sızıntı, değişkenlik ve bağlantı darboğazları nedeniyle güvenilirliği ve potansiyel faydaları görmeyen birçok zorluk şirketçi olumsuz görüyor.
Risk: 3D yığlada sızıntı ve değişkenlik, güç tüketimini ve güvenilirlik sorunlarını patlatabilecek ölçekte olabilir.
Fırsat: Dikey yığlama ile Moore'nin yasasının uzatılması, belirtilen zorluklar aşılırsa mümkündür.
Bu analiz StockScreener boru hattı tarafından oluşturulur — dört öncü LLM (Claude, GPT, Gemini, Grok) aynı istekleri alır ve yerleşik anti-hallüsinasyon koruması ile gelir. Metodoloji'yi oku →
Monolithic 3D Zinc Çip Sistemi En Cok Tam Yieldler Düşük Sıcaklıklarda Alır
Neetika Walter, Interesting Engineering üzerinden,
Üniversite Illinois Urbana-Champaign araştırmacılar, yüksek performanslı zinc devralarını birbirine doğrudan yığınabilecek bir yöntemi geliştirmiştir; bu, semikonduktör endüstrisinin işlem gücü artırılmasını sağlayarak transistorları daha da küçültme olmadan yardımcı olabilecek bir sonuca ulaşmıştır.
200-mm plaka, monolitik 3D chip entegrasyonu için birbirine yığınlanan çoklu zinc katmanını içerir.Üniversite Illinois Urbana-Champaign
Bu yaklaşım, Moore's yasası başlangıçta yavaşlamış olan büyük bir zorunluluğu çözmeye çalışır. Yıllar boyunca endüstrinin performansı artırmak için transistorları küçültmek ve bir chip'e daha fazla yerleştirmelerle desteklenmişti. Ancak cihazlar temel fiziksel sınırlara yaklaştıkça daha da küçültme zorlanıyor.
İllinois takım, yukarıya yapmak yerine yataydan yataydir. Birden fazla zinc devral katmanı yığınlayarak transistör yoğunluğunu artırarak, cihaz içindeki iletişim mesafelerini azaltarak enerji verimliliğini artırabilir.
Arkadaşları, bu yöntemin monolitik üç boyutlu zinc cihazların geliştirilmesini hızlandırması gerektiğini söyler; birçok uzman, semikonduktör ölçeklenmesinin son adımı olarak bu teknolojiyi görüyor.
Yukarıya Cihazlar Yaptığımız
"Basit bir statik rastgele erişim belleği (SRAM), CPU'lar ve GPU'larda yaygın olan şey. Bugün bu, tek bir düzlemde yatan altı transistör cihazıyla bir bit bilgi depolamaya yetecek. Dikey entegrasyonla, buları birden fazla katman üzerine dağıtabilirsin. Bir geniş suburbu yerine yüksek bina yapmak gibi: aynı işlevselliği sağlar, ancak uzay alanı azalır ve katmanlar arasındaki iletişim daha hızlı ve verimlidir", Qing Cao, malzeme bilimi ve mühendislik profesörü.
Komerciyel olarak üç boyutlu chip teknolojileri zaten mevcut, ancak çoğu ayrı ayrı üretilen plakaların bağlanmasıyla tabanlıdır. Bu yaklaşım, katmanlar arasındaki bağlantıları oldukça büyük ve bileşenlerin nasıl yoğunlaştırılabileceğini sınırlar.
Monolitik üç boyutlu entegrasyon, farklı bir yoldan bu işlemi yapar; her devral katmanını önceki katmanın doğrudan üstüne yapılandırır. Bu yöntem, çok daha yoğun dikey bağlantıları ve katmanlar arasındaki daha doğru hizalama sağlayarak, daha hızlı ve verimli cihazlar oluşturabilir.
Zorunluluk sıcaklıkla ilgiliydi. Yüksek performanslı zinc cihazların üretimi genellikle 1.000 derece Celsius'e yaklaşıyor. Ancak ilk devral katman ve metal kablolarının tamamlandığında, ek katmanlar 400 derece Celsius'e düşük olmalı olmalı, mevcut yapıları zararlamamak için.
Bu engelleri aşmak için araştırmacılar, tamamlanmış devral katmanlarına ultradyşli tek kristal zink nanomembranlarını taşımaya çalışan bir yöntemi geliştirmiştir. Bu bağlama süreci 200 derece Celsius'e kadar olan sıcaklıkta gerçekleşir, endüstrinin termal bütçesini çok iyi tutar.
Moore's Sınırın Ötesi
"Dikey entegrasyon zaten komersiyel cihazlarda, özellikle özel AI硬件'de başlıyor, ancak monolitik entegrasyon, 3D cihazların tam potansiyelini açar. İlk defa, standart tek kristal zinc ve monolitik 3D entegrasyonun termal bütçesini karşılamış olduk ve henüz görülen performansı sunuyoruz", Cao, bir aydınlatıcı ifadesi.
Takım Ayrıca transistör üretimini yüksek sıcaklık işlem adımlarını kaçırmak için yeniden tasarlamıştır. Standart transistör yapılarını yerine getirmemesi için junctionless transistörleri kullandılar.
Bu yöntemi kullanarak, araştırmacılar 625 transistörle içeren üç yığınlı zinc katmanı inşa ettiler. Cihazlar 98-100% verimle, çok yüksek sıcaklıklarda üretilen standart zinc transistörlerle aynı performans sunuyor.
Araştırmacılar ayrıca dikey metal bağlantılarıyla katmanları bağlayarak üç boyutlu mantık devralar ve statik rastgele erişim bellek hücrelerini de göstermiştir.
"En önemli şey, bu süreçin ölçeklenebilir olduğunu gösterdik", Cao, bir aydınlatıcı ifadesi.
Araştırmacılar, IBM, Intel ve TSMC gibi endüstriden destek alan bir komersiyel semikonduktör manufaktürde bu teknolojiyi taşımaya çalışıyor.
Bu çalışma, Nature dergisinde yayımlanmıştır.
Tyler Durden
Sun, 05/31/2026 - 19:50
Dört önde gelen AI modeli bu makaleyi tartışıyor
"Monolitik 3D, gerçek termal kısıtlığı çözer, ancak ticari sürdürülebilirliği, jönsiyonlusuz transistör performans azalması ve çok katmanlı verimlilik kompüterleşmesinin aşılmasına bağlıdır - ikisi de burada ele alınmıyor."
Bu gerçek ilerleme, asıl sorun olan termal kısıtlıkla ilgili ilerleme olduğundan emin olmakla birlikte, makine laboratuvarında başarıyı ticari sürdürülebilirliğe dönüştürmek yapısını birleştiriyor. 625 transistörü içeren test çiplerde %98-100 verimlilik gösteren bu tür lab sonuçları, milyarlarca transistörü içeren birden fazla katmanlarda büyük ölçekte üretimde ifade büyüklüğüne dönüşür. Termal bütçe kazanıklığı meşru bir şeydir, ancak jönsiyonlusuz transistörler üretilebilirliği için performans takası sunuyor - bu takası makale nicelikleri belirlemiyor. IBM, Intel, TSMC katılımı ciddi ilgiyi gösteriyor, ancak 'çalışmak' demek gerç revenue etkisinden önce en azından 5-10 yıl demektir. Bu bir malzeme bilimi kazanıdır, değil yakın zamanda rekabet avantajıdır.
Makale, monolitik 3D'nin 2015'ten beri 'beş yıl içinde' geldiğini vurgulamadan, çip üreticilerinin mevcut 2D süreçlerini ve çipleri (ki zaten çalışıyor) optimize etmeye devam edebileceğini gösteriyor.
"Akademik 625 transistör verimlilikleri, ticari monolite 3D üretimi için risk almıyor."
UIUC süreci, ≤200°C'de 98-100% verimlilik elde ederek 625 transistör katmanlarında jönsiyonlusuz cihazlar ve nanomembran transferi kullanarak monolitik 3D entegrasyonunun termal bütçe duvarını aşıyor. Bu, Intel ve Samsung'dan gelen mevcut hibrit bonding yaklaşımlarının önünde bir engel olan termal bütçe kısıtlığını çözer. Ancak demo, ticari mantık veya SRAM ölçeklerine göre siparişlerce daha düşük. Üretim enjeksiyonu için AI hızlandırıcılarına veya CPU'lara 5-7 yıl en azından gerekir. Yakın zamanda gelir etkisi sınırlıdır.
Lab verimlilikleri, milyarlarca transistör içeren 300mm wafersde hata yaygınlaşması ve bağlantı güvenilirliği gibi sadece ölçekte ortaya çıkan sorunlarla test edilirken başarısız olabilir.
"Monolitik 3D entegrasyon, daha da düşük metal bağlantılar ve daha kısa bağlantılar aracılığıyla, ekstrem üvü litografisinin fiziksel sınırlarını aşma yolunu sağlar."
UIUC ilerlemesi, monolitik 3D entegrasyonunun asıl engeli olan 'termal bütçe duvarı'nın önünde durduğunu gösteriyor. ≤200°C işlem yapma özelliğiyle bu teknoloji, 28nm veya 14nm gibi miras düğümlerinin yığlayarak yoğun transistör saklama konusunda önemli ölçüde transistör yoğunluğunu artırabilir. EUV litografiye bağlı olarak alt-3nm'ye gitmek kadar büyük R&D ve CAPEX maliyetlerine göre. Ölçeklenirse, bu, 'küçültmek'ten 'yığlamak'a dönüşür, TSMC ve Intel gibi karmaşık arka-yünlü (BEOL) entegrasyon yöneten şirketlere avantaj sağlar. Ancak akademik bir başarışın laboratuvar ölçeğindeki 625 transistörden ticari ölçekindeki bir milyar transistör içeren GPU veya CPU'ya geçişi büyük bir mühendislik cengahidir ki sık sık akademik başarışları öldürür.
Jönsiyonlusuz transistörler ve nanomembran transferleri, küçük ölçekli prototiplerde ortaya çıkmayan büyük değişkenlik ve güvenilirlik endişeleri getiriyor.
"En önemli iddia, monolitik 3D entegrasyonunun gerçekçi ölçekte termal bütçeleri aşmayı ve verimliliği bozmadan ölçeklenebileceğini sağlayabileceğidir."
Lab sonuçları, 3 kat silisyum katmanları, %98-100 verimlilik ve ≤200°C'de bondırma gösteriyor; bu, monolitik 3D entegrasyonunun termal engelini aşmaya olanak sağlıyor. Eğer birçok katmana ölçeklenirse, dikey yığlama, transistör yoğunluğunu, bağlantı kısaltma ve enerji verimliliğini artırarak Moore'nin yasasını sürdürebilir. Ama makale, büyük ölçekte üretimle ilgili sorunları hafifçe geçiriyor: büyük wafersizliğin eşitimsizliği, hata yaygınlaşması, ısı döngüsü altındaki uzun vadeli güvenilirlik ve mevcut BEOL süreçleriyle entegrasyon. Isının dağınık yaygınlaşması ve daha yüksek üretim maliyetleri başlangıç kazanlarını iptal edebilir. Gerçek test, yüksek hacimli bir fabrika ortamında daha fazla katmanlarda ölçeklenebilirlik olacak.
En güçlü karşıtlık, laboratuvar ölçeğindeki 200mm wafersle üç katmanlı kazanların, yüksek hacim, 300mm üretimde garanti etmeleridir; yığlama, hata yoğunluğunu, termal kavramayı ve parasitikleri artırır ki bu yoğunluk ve hız avantajlarını ortadan kaldırabilir.
"Düşük işlem sıcaklığı, jönsiyonlusuz cihazlarda operasyonel termal stres altında daha da kötü bir sızıntı sorununu gizliyor olabilir."
ChatGPT, termal döngü güvenilirliği konusunda uyarıyor - kimse niceliklemüyor. Ama bir açık uçuzluk: jönsiyonlusuz transistörler artan sıcaklıklarda daha fazla sızıntıya sahip olmaktan başka bir şey yapmaz. Üç katman yığlarsanız ve ısıyı silisyumda daha da kötü sızıntı özelliklerine sahip olan yapılardan geçirerek dağıtırsanız, statik ve dinamik güç tüketimi domine eder. 200°C'lik işlem sıcaklığı, çalışma sıcaklığında 60-80°C'de sızıntıların gücünü ortaya çıkarmazsa, enerji verimliliği teziyi öldüren bir şeydir.
"Jönsiyonlusuz değişkenlik artık arayüz tuzaklarıyla birlikte, termal döngü hala önem kazandığında bile, enerji verimliliği avantajlarını yıkarmadan kalır."
Claude'nin sızıntı noktası, Gemini'nin değişkenlik uyarısına bağlıdır: jönsiyonlusuz transistörler zaten 2-5 kat daha kötü altyüksek geçiş katsayısı gösteriyor, o halde nanomembran nedeniyle oluşan arayüz tuzakları kat katmanlarla kompüter olur, monolite 3D'nin hak ettiği enerji verimliliği kazanlarını yıklar. Bu etkileşme, ham işlem sıcaklığından daha fazla önem taşır.
"Dikey bağlantı yoğunluğu ve parasitik kapasitans, ısıl veya sızıntı kısıtlıklarından bağımsız olarak, monolitik 3D performansının gerçek sınırlandırıcılarıdır."
Grok ve Claude sızıntıyı vurgulıyor, ama dikey bağlantı yoğunluğundaki darboğazı görmüyorsunuz. Monolitik 3D'nin bileşeni, büyük silisyum arazisini tüketen dikey via'lar (TSV) gerektirir. Mevcut 'monolitik' tasarlar, bu junctiolarda yüksek parasitik kapasitans çekici olabilir ki bu, kısa kabloların hız kazanlarını iptal edebilir. Düşük kapasitanslı dikey bağlantı yoğunluğunda bir kırılma noktası göstermezse, bu sistemler, mevcut 2.5D chiplet mimarilerine göre performans/saat metriklerini geride kalır.
"Çapraç sızıntı ölçeği ve BEOL parasitikleri, yüksek hacim ve katmanlı ısı koşullarında doğrulanmadan, enerji ve performans avantajlarını yıkarmaya hazırdır."
Grok ve Claude sızıntıyı vurgulıyor; gerçek gizli risk, 3D yığlada çapraç sızıntı ölçeğinde nasıl ölçeklendiğidir. 2-5 kat daha kötü altyüksek geçiş katsayısı olan jönsiyonlusuz transistörler, yığlanmış yığlada ortaya çıkan biraz ısınmanın hatta dinamik güç tüketimini patlatabileceğini gösteriyor. Hata, değişkenliği ve katmanlar arası parasitiklerin termal döngüsü altında güvenilir hacimde verisi yoksa, yoğunluk kazanları güç tüketimi ve güvenilirlik kısıtlıklarıyla iptal edebilir.
UIUC ilerlemesi, düşük sıcaklıklarda monolitik 3D yığlama imkanı sağladığında gösterse de, sızıntı, değişkenlik ve bağlantı darboğazları nedeniyle güvenilirliği ve potansiyel faydaları görmeyen birçok zorluk şirketçi olumsuz görüyor.
Dikey yığlama ile Moore'nin yasasının uzatılması, belirtilen zorluklar aşılırsa mümkündür.
3D yığlada sızıntı ve değişkenlik, güç tüketimini ve güvenilirlik sorunlarını patlatabilecek ölçekte olabilir.